紧接上篇数字电路篇,趁热打铁,看完了《Hello World》硬件语法篇。

此篇教程主要讲解了Verilog HDL语言,语法跟C语言相似,如果有C语言的基础的话,读起code来还是很亲切的,倍感轻松。但是,真正实际用的时候,还是需要在思维上有很大的转变的(C语言是顺序执行的,Verilog是并行的,电路时刻在心中)。

此篇教程主要包含四大章节,第一章简单比较了VHDL和Verilog。对于初学者,建议以Verilog开始,因为Verilog最初是为更简捷更有效的描述数字硬件电路和仿真设计的,是易于掌握的硬件描述语言。但是,VHDL更适合描述更高层次的硬件电路。建议:对于从事FPGA的人员,两种语言最好都会,以面对不同的项目在不同的平台下开发的需求。

中间两章介绍了Verilog的基础,这里不再重复具体的语法细节,提醒看的时候,注意一下跟C语言的区别(如果有C语言基础的话),重点部分在下图的思维导图中已添加。例如,什么时候用wire类型,什么时候用reg类型,状态机设计等。


(点击查看大图,硬件语法篇思维导图)

看完了主要部分,最后的附录说明了verilog语法的使用方法,记住所有的用法,费力费事,效果也不一定好。建议大体过一遍,用到的时候再来查阅,经过几次练习,就能熟练掌握了。

News Reporter
Dr. Lu

发表评论

This site uses Akismet to reduce spam. Learn how your comment data is processed.

跳至工具栏